芯片成品率提升EDA软件市场分析

年来，电子信息产业迅猛发展，为了追求电子产品的高性能及便捷性，集成电路规模不断扩大，特征线宽不断缩小，当前国际上的工艺已经进展10纳米以下，7纳米已经量产，5纳米也已经试产，将于2020年正式量产。     

成品率下滑已成为纳米集成电路面临的最大挑战之一。而且，随着集成电路产品的快速升级，特别是对人工智能、5G移动通讯、物联网、汽车电子方向应用需求的高性能、低功耗、高密度、可靠性及高度功能集成需求，促使各种新材料、新工艺、新器件的引进，为集成电路产品的设计制造带来了前所  未有的挑战。这些因素大大增加了集成电路制造过程中的不确定性，使得集成电路产品的成品率更加难以控制。由于成品率问题的重要性，在当前的集成电路研发中，对成品率问题的考虑已渗透到集成电路设计、晶圆制造的各个阶段。如何在研发高性能集成电路的同时，保证较高的成品率，一直是学术界及工业界关注的热点问题。    

首先，集成电路生产工艺十分复杂，一个芯片的产生往往要经过上百道甚至上千道工艺步骤，生产周期较长，在整个制造过程中任何一个工艺步骤上的偏差，都将会对产品成品率造成影响。尤其在20纳米节点以后，采用多次曝光的浸入式光刻，大幅度增加了光刻和刻蚀的次数，对芯片成品率的影响剧增。目前采用非EUV光刻制作的10纳米和7纳米的工艺，刻蚀步数已经超过100次，一个偏差，成品率将有可能下降到10%。     

其次，集成电路生产线的投资巨大，先进生产线的造价更是惊人。现在14纳米采用非EUV光刻，每万片产能的投资高达25亿美元。如果芯片成品率过低，难以付诸批量生产，投资成本将打水漂。   

据晶圆代工厂的工程师表示，影响芯片成品率的因素有很多，但主要来自两个大的方面：    

第一是来自设计方面的影响，包括芯片设计参数和结构设计不合理，与相应的制造工艺特性不吻合，则会导致芯片性能上出现缺失，造成成品率过低。    

第二是制造工艺缺陷或扰动对成品率的影响，包括金属条变形、粉尘颗粒与冗余物的出现，或是工艺控制无法保证工艺窗口，都会对芯片成品率造成不可估量的影响。   

对于如何提升芯片成品率，晶圆代工厂的工程师表示，提升芯片成品率的关键，是根据工艺及设计的具体情况，利用EDA工具通过对缺陷的统计分布情况进行分析和优化。而且根据工艺节点的不断更迭，越先进的工艺其成品率越难以控制，成品率的重要性也越明显。

成品率提升（Integratedyieldramp）EDA软件虽然是一个小众市场，但是却非常关键。随着芯片研发及制造企业的竞争日趋激烈，成品率问题作为影响企业经济效益的关键因素，已成为芯片设计及晶圆制造企业提高产品市场竞争力的重要砝码。  

事实上，进入2000年后，国内在成品率提升软件方面开展了相当多的研究，如西安电子科技大学在缺陷导致的集成电路功能成品率问题方面的研究、浙江大学在利用光学校正技术（OPC）改善集成电路成品率的研究等都取得较好的成果。但始终没有市场化。   

芯思想研究院在调研中发现，业界大厂除台积电、英特尔各拥有一支强大的成品率团队可以自主进行先进成品率管理以外，其他的晶圆制造厂的成品率提升和管理都需要较多借助外力。目前主流国际市场上，集成电路产业界较普遍采用的和成品率提升相关的关键软件、硬件提供商有PDFSolutions、Semitronix、Synopsys、Cadence、Optimal+、Keysight等。    

以下是国际主流晶圆制造厂使用的一些主流软硬件。    

Synopsys、Cadence是全球知名的EDA工具提供商，其参数化单元设计软件广泛应用于集成电路设计领域，这其中也包括成品率提升方面。Keysight是德科技是全球领  先的测量仪器公司，为电子设计、电动汽车、网络监控、物联网、智能互联汽车等提供测试解决方案。在这里就不多做介绍。  

下面我们简单介绍下PDFSolutions和Optimal+。    

PDFSolutions